数字频率计的设计_数字频率计的原理_vhdl数字频率计(5)

5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。6脚：TH高触发端?7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。?8脚：外接电源VCC，双极型时基电路VCC的范围是4.5～16V，CMOS型时基电路VCC的范围为3～18V。一般用5V。2． 锁存器74LS27374LS273为8位数据/地址锁存器，是一种带清除功能的8D触发器，只有在清除端保持高电平时，才具有锁存功能，锁存控制端为11脚CLK，采用上升沿锁存。?CPU?的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK?端相连。1脚是复位CLR,低电平有效,当1脚是低电平时,输出脚2 Q0 、5 Q1 、6 Q2 、9 Q3 、12 Q4 、15 Q5 、16 Q6 、19 Q7 全部输出0,即全部复位;?当1脚为高电平时,11 CLK 脚是锁存控制端，并且是上升沿触发锁存,当11脚有一个上升沿,立即锁存输入脚3、4、7、8、13、14、17、18的电平状态,并且立即呈现在在输出脚2 Q0 、5 Q1 、6 Q2 、9 Q3 、12 Q4 、15 Q5 、16 Q6 、19 Q7 上。

74LS273的引脚图和功能表如下：3． 计数器74LS90计数器74LS90为中规模TTL集成计数器，通过不同的连接方式，74LS90可以实现四种不同的逻辑功能如实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚图和功能表如下所示：4． 七段显示译码器74LS487段显示译码器74LS48是输出高电平有效的译码器29