数字频率计的设计_数字频率计的原理_vhdl数字频率计(3)

当标准时间信号来到时，闸门开通，即们控信号为高电平时，被测信号可以通过闸门进入计数器；而当门控信号为低电平时，闸门关闭，被测方波不能通过闸门进入计数器。可见，门控信号的宽度一定时，闸门的输出值正比于被测信号的频率。3.5计数锁存电路设计 由阀门出来的阀门信号进入计数电路，这里用74LS90进行计数，计数器74LS90为中规模TTL集成计数器，通过不同的连接方式74LS90可以实现四种不同的逻辑功能如实现二分频、五分频和十分频等功能，这里将QD输出接到A输入端，并把输入计数脉冲加到B输入端，在QA输出端处产生对称的十分频方波，即进行十进制计数。锁存器的作用是将时基时间信号结束时所计得的数进行锁存，使显示器上能稳定的显示此时计数器的值，时基计数时间结束时，逻辑控制电路发出锁存信号，将此时计数器的数值直接送译码显示器，选用两个8位锁存器74LS273可以完成上述功能。当锁存信号CP的正跳变来到时，锁存器的输出等于输入，即Q D，从而将4个十进制计数器即个位、十位、百位、及的输出值送到7段译码驱动器74LS48。高电平结束后，无论D为何值，输出端的状态仍保持原来的状态不变。所以在计数期间内，计数器的输出不会送到译码显示器。

?8位锁存器74LS273是单片集成上升沿触发的触发器，它用直接清零输入执行D型触发器的逻辑功能，在时钟脉冲的正跃跳沿上传到Q输出端。74LS273为8位数据/地址锁存器，是一种带清除功能的8D触发器，只有在清除端保持高电平时，才具有锁存功能，锁存控制端为11脚CLK，采用上升沿锁存。CPU的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK端相连。下图为计数锁存电路：计数锁存电路图3.6译码显示电路设计译码器74LS48为低电平有效，它为集电极开路输出结构，工作时必须外接集电极电阻。?当LT＝1，RBI＝0且输入代码DCBA＝0000时，各段输出a～g均为低电平，与BCD码相应的字形熄灭，故称“灭零”。利用LT 1与RBI 0可以实现某一位的“消隐”。此时BI/RBO是输出端，且RBO 0。4.动态灭零输出RBOBI/RBO作为输出使用时，受控于LT和RBI。当LT＝1且RBI＝0，输入代码DCBA 0000时，RBO 0；若LT 0或者LT＝1且RBI＝1，则RBO 1。该端主要用于显示多位数字时，多个译码器之间的连接。从功能表还可看出，对输入代码0000，译码条件是：LT和RBI同时等于1，而对其它输入代码则仅要求LT＝1，这时候，译码器各段a～g输出的电平是由输入BCD码决定的，并且满足显示字形的要求。

由于74LS48译码器是输出低电平有效所以选用共阴极七段数码显示管。下图为译码显示电路：译码显示电路图第四章 频率计数器实物制作4.1元件清单元件 数量 元件 数量 555定时器 1 3.3K电阻 1 74LS123 1 10K电阻 3 74LS00 2 39K电阻 2 74LS90 4 47K电阻 2 74LS273 2 1K电阻 1 74LS48 4 10?电阻 1 8421S数码管 4 0.01μF瓷片电容 1 50K电位器 2 10μF电解电容 1 LED二极管 1 47μF电解电容 1 按钮开关 1 100μF电解电容 1 3DG100三极管 1 4.7μF电解电容 24.2频率计电路原理图4.3频率计电路PCB图4.4频率计作品实物图第五章 测试结果分析与设计体会5.1课程设计结果分析数字频率计的工作过程大致如下：首先为整个电路输入方波信号。然后由石英晶体震荡器和分级分频系统及门控制电路得到具有固定宽度T的方波脉冲做门控制信号,时间基准T称为闸门时间，这里主要是利用了74LS90器件的分频功能，它将输出的频率依次按十进制缩小，测量时可按照需要任意选取。数字频率计的设计选取完量程后时基信号有两个走向，一是走向逻辑控制电路，另一个是走向由JK触发器构成的门控电路。