数字频率计的设计_数字频率计的原理_vhdl数字频率计(2)

2.2设计方案分析我的设计思路是将数字频率计的电路分为几大模块即：时基电路、闸门电路、逻辑控制电路以及可控制的计数、锁存、译码、显示电路。（1）时基电路：作用是产生一个标准时间信号，我用555定时器构成的多谐振荡器来实现。（2）闸门电路：它的目的是提供闸门开启的时间，该闸门可由一“与非”门充当。（3）逻辑控制电路：选择用双可重触发单稳态触发器74LS123，控制电路的清零和锁存，单稳输出脉冲宽度由外接定时电阻和电容决定，单稳的翻转时刻由A、B、CLR三个输入信号决定。（4）计数、锁存、译码、显示电路：锁存器的作用是将计数器在T结束时所计得的数进行锁存，使显示器上能稳地显示此时计数器的值。T计数时间结束时，逻辑控制电路发出锁存信号，将计数器的值送译码显示器。鉴于以上所需实现的功能，对每一步的器件选择就有了大致的设想。非矩形波整形成矩形波，在这里，用施密特触发器。这部分的器件有计数器74LS90、锁存器74LS273、译码器74LS48、共阴极七段显示器。2.3整体方框图分析根据课程设计要求，需要实现一个4位十进制数字频率计，主要由时基电路、放大整形电路电路、逻辑控制电路、计数器、锁存器、译码器及数码显示器等模块组成。

其原理框图如下图所示。待测周期信号首先经放大电路放大，从而幅值达到后续电路要求范围内，接着经过整形电路，是待测信号转变为标准的方波，该方波频率与待测信号频率相同。?另一方面，由时基电路得到所需的准确闸门信号，产生的闸门信号脉宽是1S 。?整体方框图整形后的方波信号和闸门信号经过一个与非门，到达计数器计数，计数器再将计数输入译码器从而在数码管上显示出待测信号频率。?另一端，闸门信号高电平时计数，低电平时通过单稳电路使计数器清零，以方便下一次测量。下图为工作时序图。工作时序图第三章 单元电路设计3.1时基电路设计为了获得较为稳定的时间基准信号，以便准确的控制主控门的开启时间，本设计采取用555定时器组成的多谐振荡器作为时基电路。多谐振荡器的电路结构是以种能产生矩形脉冲信号的电路，产生的脉冲信号具有应具有比较陡峭的矩形脉冲信号的上升沿和下降沿。?根据题设可知，时基信号时脉冲宽度为1s的信号，故振荡器的频率不必太高，这里选用555定时器构成振荡电路可以满足要求。555定时器组成的多些振荡器，工作频率不会太高，否则稳定性会大大降低。因为本次设计要求的测频范围为1~9999Hz，频率不是太高，故即使555定时器组成的多谐振荡产生的闸门信号有几到几十微秒的误差，最终的计数误差在被测信号频率最大时也不会超过几十赫兹。

如下图为555定时器构成的多谐振荡器和工作波形图：555定时器构成多谐振荡器 工作波形图3.2整形与放大电路设计课程设计要求信号幅值为300mV～5V,对于幅值较小的信号，不能达到后续电路要求，需放大电路进行幅值放大，由于要求可以测量三角波和正弦波，因而需要整形，整形放大电路如下图所示,这里采用三极管基极分压式射极偏置电路进行放大, 电路需要放大的倍数并不大，所以该电路符合放大电路的要求，使用三极管放大，由于三极管的线性区线性不是很好，需要采用电容耦合等。放大整形电路图3.3逻辑控制电路设计在时即信号结束时产生的负脉冲跳变用来产生锁存脉冲信号，锁存信号的负跳变又用来产生清零脉冲信号，脉冲信号和清零信号可由单稳态电路产生。用双可重复触发器74LS123构成单稳态电路，其输出脉冲宽度tWQ可由三种方法控制。一是通过选择外定时元件CEXT和RT值来确定脉冲宽度，二是通过正触发输入端（A）或负触发输入端（B）的重触发延长tWQ，三是通过清除端（CLR）的清除使tWQ缩小。下图为逻辑控制电路：逻辑控制电路图3.4阀门电路设计闸门电路的作用是控制计数器的输入信号，可以由与非门构成。与非门的一个输入端接门控信号，另一端接整形后的被测方波信号。